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脉冲异步时序逻辑电路的结构模型 脉冲异步时序逻辑电路的结构模型如图1所示。图1图中X1，…，Xn为输入信号，Z1，…，Zm为输出信号， y1，…，ys为电路的“状态”，Y1，…，Yr为激励信号。存储电路可以是时钟控制触发器或者非时钟控制触发器。在脉冲异步时序电路中，引起触发器状态变化的脉冲信号是由输入端直接提供的。为了保证... 2015-03-23 脉冲异步时序逻辑电路的结构模型
