脉冲异步时序逻辑电路的结构模型

　　脉冲异步时序逻辑电路的结构模型如图1所示。

图1

　　图中X₁，…，Xn为输入信号，Z₁，…，Z_m为输出信号， y₁，…，y_s为电路的“状态”，Y₁，…，Y_r为激励信号。存储电路可以是时钟控制触发器或者非时钟控制触发器。

　　在脉冲异步时序电路中，引起触发器状态变化的脉冲信号是由输入端直接提供的。为了保证电路可靠地工作，输入脉冲信号必须满足如下约束条件：

　　1．输入脉冲的宽度，必须保证触发器可靠翻转；

　　2．输入脉冲的间隔，必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来；

　　3．不允许在两个或两个以上输入端同时出现脉冲。

　　注意：由于不允许两个或两个以上输入端同时出现脉冲,并且输入端无脉冲出现时，电路状态不会发生变化。因此，对n个输入端的电路，其一位输入只允许出现n+1种取值组合，其中有效输入种取值组合为n种。