1．逻辑单元
CPLD中的逻辑单元是大单元，通常其变量数约20～28个。由于这样的单元功能强大，一般的逻辑在单元内均可实现，因而其互连关系简单，一般通过集总总线即可实现。电路的延时通常在数纳秒至十数纳秒。与同样集成规模的FPGA芯片相比内部触发器的数量较少。大单元的CPLD较适合逻辑型系统，如控制器等，这种系统逻辑复杂，输入变量多，但对触发器的需求量相对较少。
FPGA逻辑单元是小单元，其输入变量数通常只有几个，因而采用查表结构（即PROM形式），每单元只有1～2个触发器。这样的工艺结构占用芯片面积小，速度高，每块芯片上能集成的单元数多，但逻辑单元的功能较弱。如欲实现一个较复杂的逻辑功能，需要几个这样的单元组合才能完成。电路的延时时间不定，互连关系也较复杂。小单元的FPGA较适合数据型系统，这种系统所需的触发器数多，但逻辑相对简单。
2．内部互连资源与连线结构
FPGA单元小、互连关系复杂，所以使用的互连方式较多， FPGA的分段式互连结构是利用不同长度的几种金属线通过旁路晶体管或反熔丝的连接，把各个功能单元连接起来；有单长线、双长线、长线等方式。所以FPGA在使用时，除了逻辑设计外，还要进行延时设计。通常需经数次设计，方可找出最佳方案。 CPLD单元大。CPLD不采用分段互连方式，它的连续式互连结构是利用具有同样长度的一些金属线实现功能单元之间的互连，即使用的是集总总线，所以其总线上任意一对输入端与输出端之间的延时相等，且是可预测的，产品可以给出引脚到引脚的最大延迟时间。此外，CPLD还具有很宽的输入结构，适合于实现高级的有限状态机。CPLD的主要缺点是功耗大，15000门以上的CPLD的功耗要高于FPGA、门阵列和分立器件。
3．编程工艺
CPLD属于只读（ROM）型编程，可以反复编程，但它们一经编程，片内逻辑就被固定，如果数据改变就要进行重新擦写。这类编程工艺不仅可靠性较高，而且都可以加密。但占用面积较大，功耗较大（反熔丝工艺除外）。
FPGA芯片采用RAM型编程，相同集成规模的芯片中的触发器数目多，功耗低，但掉电后信息不能保存，必须与存储器联用。每次上电时须先对芯片配置，然后方可使用。但RAM型FPGA却可以在工作时更换其内容，实现不同的逻辑，则也是可取的。
4．规模
逻辑电路在中小规模范围内，选用CPLD价格较便宜，能直接用于系统。各系列的CPLD器件的逻辑规模覆盖面属中小规模，器件有很宽的可选范围，上市速度快，市场风险小。对于大规模的逻辑设计,则多采用FPGA.
5．FPGA和CPLD封装形式的选择
FPGA和CPLD器件的封装形式很多。同一型号的器件可以多种不同的封装。