用隐含表法化简同步时序逻辑电路设计中的原始状态表步骤

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用隐含表法化简同步时序逻辑电路设计中的原始状态表，化简步骤如下：（1）作隐含表。隐含表是一个直角三角形阶梯网络，横向和纵向格数相同，即等于原始状态表中的状态数减1.隐含表中的方格是用状态名称来标注的，即横向从左到右按原始状态表中的状态顺序依次标上第一个状态至倒数第二...