由主从JK触发器组成的8421码异步五进制计数器

来源：本站时间：2015-02-08 09:59:00

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例1 试设计一个由主从JK触发器组成的8421码异步五进制计数器。
解：1. 作状态图。由于已经明确该计数器的编码为8421码，因此可直接作出如图1所示的状态图。输入N 为计数脉冲，C_O为进位输出信号。

图1 例1的状态图

2.由于该题不必再对状态进行化简，且触发器的类型和状态编码都是已知的，因此可直接根据状态图列激励表(含CP变量)。在确定J、K 和CP 信号的状态(有无CP脉冲加入)时要综合考虑，其原则是：
(1)触发器状态需要改变时必须加入时钟脉冲；
(2)兼顾各J、K 和CP 端逻辑表达式的简化。无输入脉冲CP 时(CP =0)，触发器不翻转,这时J、K 可取任意逻辑常量，即可作为无关项。无关项增加，有利于J、K 表达式的化简，但是CP =0项的增加，又可能不利于CP 表达式的化简。总之，如果选用多输入端的JK 触发器，那么应尽可能使计数器电路只由触发器组成，而不附加门电路。根据上述原则列出异步五进制计数器的激励表，如表1所示。

表1 异步五进制计数器激励表

现态			J、K与CP										次态
Q₂ⁿ	Q₁ⁿ	Q₀ⁿ	J₂	K₂	CP₂	J₁	K₁	CP₁	J₀	K₀	CP₀	C_O	Q₂ⁿ⁺¹	Q₁ⁿ⁺¹	Q₀ⁿ⁺¹
0	0	0	0	×	1	×	×	0	1	×	1	0	0	0	1
0	0	1	0	×	1	1	×	1	×	1	1	0	0	1	0
0	1	0	0	×	1	×	×	0	1	×	1	0	0	1	1
0	1	1	1	×	1	×	1	1	×	1	1	0	1	0	0
1	0	0	×	1	1	×	×	0	0	×	1	1	0	0	0

3.作各J、K 和CP 函数的卡诺图，并进行化简。由表9.3.1可直接看出CP₀、CP₂、K₀、J₁、K₁和K₂都为1，C_O=Q₂。做出J₀、J₂和CP₁的卡诺图,如图2所示，由卡诺图化简得
J₀=Q₂ J₂=Q₁Q₀ CP₁=Q₀


图2 例1的激励函数和CP 函数卡诺图

根据以上逻辑表达式画出逻辑图，如图3所示。CP=1,表示CP端直接与计数输入脉冲相连。


	图3 异步五进制递增计数器的逻辑图

综上所述，对时序逻辑电路的分析与设计可归纳如下几点：
1.作状态图和列状态表是分析与设计时序逻辑电路的重要步骤。
2.分析过程是,从电路写出输出逻辑表达式、驱动方程和状态方程，在此基础上作出状态图或列出状态表，然后总结电路的逻辑功能和特点。设计是分析的逆过程。
3.在分析和设计同步时序逻辑电路时，把CP信号作逻辑1处理，对异步时序逻辑电路则把CP 信号作为一个变量。

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