时钟控制电平触发器

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时钟控制电平触发器一、高电平触发的RS触发器(RS锁存器)

内部电路图如图所示。在基本RS触发器的基础上增加了两个与非门,所以在输入的RS上没有了非号和D下标。令CP脉冲作用之前触发器的状态为初始状态时钟控制电平触发器,CP脉冲作用后的状态为下一状态(次态)时钟控制电平触发器时钟控制电平触发器时钟控制电平触发器是当CP=0时用来决定触发器初态的,CP脉冲作用之前触发器的初态状态时钟控制电平触发器时钟控制电平触发器时钟控制电平触发器(CP=0时)决定。如CP=0,时钟控制电平触发器=0时,触发器Q=0,即置“0”;如CP=0,时钟控制电平触发器=0时,触发器Q=1,即置“1”。当触发器初态设置好后,时钟控制电平触发器时钟控制电平触发器都应放在高电平,使触发器能按正常功能工作。

1)R=S=0时,CP脉冲高电平作用后,触发器的状态不变,即:时钟控制电平触发器=时钟控制电平触发器

2)R=0,S=1时,CP脉冲高电平作用后,时钟控制电平触发器=1,触发器实现了置1功能。

3)R=1,S=0时,CP脉冲高电平作用后,时钟控制电平触发器=0,触发器实现了置0功能。

4)R=1,S=1时,CP脉冲高电平作用后,触发器状态为随机态 。而CP=1存在时,时钟控制电平触发器=时钟控制电平触发器=1,这种情况应禁用。

功能的真值表表示:时钟控制电平触发器

时钟控制电平触发器 时钟控制电平触发器 时钟控制电平触发器

时钟控制电平触发器二、高电平触发的D触发器(D锁存器)

由内部逻辑图可以分析功能。这里可以利用RS触发器的次态逻辑函数分析。因为原RS触发器的R端为时钟控制电平触发器,S端为D输入,代入公式后得:时钟控制电平触发器(CP高电平有效),说明高电平触发的D触发器的次态与D端状态相同。

时钟控制电平触发器

三、电平触发触发器的动态特性、特点及存在问题

1. 动态特性

动态特性是指:输入信号,CP脉冲及触发器输出状态Q之间翻转的时间关系,现用RS触发器为例加以说明。图示是RS触发器各处的波形图,并设每个与非门的平均延迟时间为1tpd

时钟控制电平触发器

1)对复位、置位端数据存在的时间要求:时钟控制电平触发器

2)对RS端数据存在的时间要求:时钟控制电平触发器

3)对CP高电平时间要求:为使触发器可靠翻转,时钟控制电平触发器

4)CP脉冲出现到触发器状态翻转时间:Q由0→1的时间,tpdLH=2tpd;Q由1→0的时间,tpdHL=3tpd

2. 触发特点

在CP=1高电平期间,RS的变化都会使触发器的状态产生翻转。故RS端的数据必须在CP=0期间完成转换。说明在CP=1期间,非常容易接收干扰信号,抗干扰能力差。另外,不能实现计数功能—即来一个CP脉冲,电路的状态只翻转一次。但该电路在CP=1存在的时间太长时,触发器的状态会不断地翻转或者乱翻现象。

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