时序逻辑电路的设计方法

　一、 同步时序逻辑电路的设计方法
　　同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。主要介绍用触发器和门电路设计同步时序逻辑电路的方法。
　　设计步骤：
　　1、根据设计要求和给定条件，进行逻辑抽象，得出电路的原始状态转换图或转换表。
　　① 分析给定的逻辑问题，确定输入变量、输出变量及该电路应包含的状态，并用字母a、b、c…或S0、S1、S2 …等表示；
　　② 分别以上述状态为现态，考察在每一个可能的输入组合作用下，应转入哪个状态及相应的输出；
　　2、状态化简---如有等价状态则合并之
　　等价状态—在原始状态图中，如有两个或两个以上的状态，在相同的条件下，不仅有相同的输出，而且向同一个状态转换，则这些状态是等价的，可以合并。
　　3、状态分配（状态编码）
　　根据电路包含的M个状态，确定触发器的类型和数目N。∵N个触发器共有2ⁿ种状态组合，∴取 2ⁿ-1＜M＜2ⁿ
　　其次，要给每个电路状态规定对应的触发器状态组合，每组触发器的状态组合都是一组二值代码，所以，该过程又称状态编码。
　　4、求出电路的状态方程、激励方程和输出方程。
　　5、根据得到的方程式画出逻辑图。
　　6、检查设计的电路能否自启动。
　　例. 设计一个带有进位输出端的十三进制计数器.
　　①建立原始状态图、②状态化简、③状态分配：n=4、④选触发器，求时钟、输出、状态、驱动方程：Q3*=Q3Q2'+Q2Q1Q0,Q2*=Q3'Q2Q1'+Q3'Q2Q0'+Q2'Q1Q0,Q1*=Q1'Q0+Q1Q0'，Q0*=Q3'Q0'+Q2'Q0',C=Q3Q2、⑤画电路图、⑥检查电路能否自启动
　　若选用4个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，
　　即Q*=JQ′+K′Q,找出驱动方程。
　　比较得到触发器的驱动方程：
　　J3=Q2Q1Q0,K3=Q2；J2=Q1Q0,K2=(Q3'(Q1Q0)')'；J1=Q0,K1=Q0；J0=(Q3Q2)',K0=1。
　　二、 时序逻辑电路中的竞争—冒险现象
　　分为两类：
　　由组合逻辑电路的竞争—冒险所引起。产生的输出脉冲噪声不仅影响整个电路的输出，还可能使存储电路产生误动作。
　　如果存储电路中触发器的输入信号和时钟信号在状态变化时配合不当，也可能导致触发器误动作。
　　时序逻辑电路由触发器和组合逻辑电路组成，时序逻辑电路的输出不仅与输入有关，而且还与电路原来的状态有关。时序逻辑电路的工作状态由触发器存储和表示。
　　时序逻辑电路按时钟控制方式不同分为同步时序逻辑电路和异步时序逻辑电路。前者所有触发器的时钟输入端 CP 连在一起，在同一个时钟脉冲 CP 作用下，凡具备翻转条件的触发器在同一时刻翻转。后者时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发，因此，其触发器的翻转不在同一输入时钟脉冲作用下同步进行。
　　描述时序电路逻辑功能的方法有逻辑图、状态方程、驱动方程、输出方程、状态转换真值表、状态转换图和时序图等。
　　时序逻辑电路分析的关键是求出状态方程和状态转换真值表，然后由此分析时序逻辑电路的功能。
　　计数器是快速记录输入脉冲个数的部件。按计数进制分有：二进制计数器、十进制计数器和任意进制计数器；按计数增减分有：加法计数器、减法计数器和加/减计数器；按触发器翻转是否同步分有：同步计数器和异步计数器。计数器除了用于计数外，还常用于分频、定时等。
　　中规模集成计数器功能完善、使用方便灵活。功能表是其正确使用的依据。利用中规模集成计数器可很方便地构成N 进制(任意进制)计数器。其主要方法为：(1) 用同步置零端或置数端获得 N 进制计数器。这时应根据 SN-1 对应的二进制代码写反馈函数。(2) 用异步置零端或置数端获得 N 进制计数器。这时应根据 SN 对应的二进制代码写反馈函数。(3)需要扩大计数器容量时，可将多片集成计数器进行级联。
　　寄存器主要用以存放数码。移位寄存器不但可存放数码，还能对数码进行移位操作。移位寄存器有单向移位寄存器和双向移位寄存器。集成移位寄存器使用方便、功能全、输入和输出方式灵活，功能表是其正确使用的依据。移位寄存器常用于实现数据的串并行转换，构成环形计数器、扭环计数器和顺序脉冲发生器等。